A Architect Labs sustenta que sua plataforma Redwood comprime o projeto de um chip sob medida do intervalo de anos para o de semanas, segundo reportagem da EE Times. O número é da própria empresa, e a matéria não traz tape-out de terceiro nem cliente independente confirmando o ciclo de duas semanas.
O alvo é o gargalo mais caro do silício customizado: não a fabricação, mas as equipes de design que poucas empresas conseguem montar e pagar. Se automatizar de fato parte do fluxo de RTL a layout, o efeito prático seria alargar a lista de quem pode encomendar um acelerador próprio em vez de comprar de prateleira.
O que falta saber é o que exatamente entra nas "semanas": qual complexidade de chip, qual nó de processo, quanto de trabalho humano de verificação sobra depois. Sem isso, o anúncio é uma tese sobre o custo de entrada em ASIC, ainda não uma medição.
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