Reportagem da EE Times reúne analistas que enxergam uma janela para a Intel Foundry: as dificuldades de rendimento da TSMC no empacotamento avançado com HBM apertam o CoWoS, a técnica que costura chip lógico e pilhas de memória no mesmo substrato, e empurram clientes de chips de IA a avaliar o EMIB da Intel e novos arranjos de memória.
O ponto é que o gargalo da IA saiu da litografia e migrou para a montagem. Adianta pouco ter wafer de nó avançado se a etapa de empacotamento não consegue entregar peças boas na taxa necessária. Quando essa fila cresce, segunda fonte deixa de ser plano B e vira parte do projeto.
A leitura é de analistas, não anúncio de contrato: nada nos itens indica volume migrado, cliente nomeado ou prazo. Vale como sinal de que o desenho de chip de IA está sendo repensado em torno da capacidade de packaging.
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