Pesquisadores da Universidade de Alberta publicaram o PPAPlace, trabalho que ataca um hábito antigo do projeto físico de chips: otimizar o comprimento estimado de fiação, o HPWL, como proxy de qualidade. Benchmarks recentes citados pelos autores mostram correlação perto de zero entre esse número e as métricas de timing medidas depois do roteamento.
A proposta é substituir o proxy por objetivos diferenciáveis que atravessam etapas do fluxo, ligando o posicionamento de macros e de células padrão ao desempenho, consumo e área que só aparecem no fim da linha. Em outras palavras, otimizar aquilo que o cliente mede, não aquilo que o algoritmo mede fácil.
É pesquisa acadêmica, sem silício comprovando ganho em produção. Ainda assim, mira um gargalo real de custo em nós avançados, onde cada iteração de place and route consome semanas de engenharia e tempo de máquina.
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